Đề tài Tổng hợp mạch trên Design Compiler

Vi mạch tích hợp (Integrated Ciruits) hay vi mạch, mạch tích hợp, gọi tắt là IC: Các mạch điện chứa các linh kiện bán dẫn (semiconductor) và các linh kiện thụ động (như điện trở) được kết nối với nhau Kích thước cỡ micromet (hoặc nhỏ hơn) chế tạo trên những phiến silicon. ASIC: (Application Specific Integrated Circuit): vi mạch tích hợp chuyên dụng. IC được thiết kế dành cho những ứng dụng cụ thể. Được sử dụng mọi nơi, VD: vi xử lý điện thoại di động, chip xử lý trong máy móc tự động, phương tiện truyền thông, xe cộ, tàu vũ trụ, các hệ thống xử lý, các hệ thống xử lý, dây chuyền công nghiệp

pptx30 trang | Chia sẻ: lecuong1825 | Ngày: 13/07/2016 | Lượt xem: 1457 | Lượt tải: 1download
Bạn đang xem trước 20 trang tài liệu Đề tài Tổng hợp mạch trên Design Compiler, để xem tài liệu hoàn chỉnh bạn click vào nút DOWNLOAD ở trên
GVHD: TS.Nguyễn Đức MinhSVTH: Lê Khánh LinhTổng hợp mạch trên Design CompilerTổng hợp OpenMSP430 trên Design Compiler1Giới thiệu về ASICTổng hợp mạch số bằng phần mềm Design Compiler (Synopsys)ReferencesContentsTổng hợp OpenMSP430 trên Design Compiler2Vi mạch tích hợp (Integrated Ciruits) hay vi mạch, mạch tích hợp, gọi tắt là IC:Các mạch điện chứa các linh kiện bán dẫn (semiconductor) và các linh kiện thụ động (như điện trở) được kết nối với nhauKích thước cỡ micromet (hoặc nhỏ hơn) chế tạo trên những phiến silicon. ASIC:(Application Specific Integrated Circuit): vi mạch tích hợp chuyên dụng.IC được thiết kế dành cho những ứng dụng cụ thể. Được sử dụng mọi nơi, VD: vi xử lý điện thoại di động, chip xử lý trong máy móc tự động, phương tiện truyền thông, xe cộ, tàu vũ trụ, các hệ thống xử lý, các hệ thống xử lý, dây chuyền công nghiệp Giới thiệu về ASIC[1]Tổng hợp OpenMSP430 trên Design Compiler3Giới thiệu về ASICTổng hợp OpenMSP430 trên Design Compiler4Phân loại dựa trên công nghệ sản xuất và thiết kế:ASIC trên cơ sở thư viện phần tử logic chuẩn (standard-cell-based ASIC)ASIC dựa trên mảng logic (gate-array-based ASIC)ASIC đặc chế hoàn toàn (full-custom ASIC) ASIC tiền cấu trúc (structured/platform design)ASIC dung các thư viện phần tử logic và các phần tử thiết kế sẵn (cell libraries, IP-based design)Giới thiệu về ASICTổng hợp OpenMSP430 trên Design Compiler5Quy trình thiết kế ASICTổng hợp OpenMSP430 trên Design Compiler6Chu trình tổng hợp mạch sốNhập thiết kế và dữ liệu kỹ thuậtĐặt các ràng buộc cho thiết kếKỹ thuật tổng hợp mạchKhảo sát kết quảTổng hợp mạch số bằng phần mềm Design Compiler (Synopsys)Tổng hợp OpenMSP430 trên Design Compiler71. Chu trình tổng hợp mạch sốTổng hợp OpenMSP430 trên Design Compiler8Nhập thư viện logicNhập thiết kế RTLNhập dữ liệu vật lý2. Nhập thiết kế và dữ liệu kỹ thuậtTổng hợp OpenMSP430 trên Design Compiler92. Nhập thiết kế và dữ liệu kỹ thuậtTổng hợp OpenMSP430 trên Design Compiler10DC gồm 3 thư viện chính: Thư viện logic (target library): các phần tử logic, được sử dụng để kết nối (mapping) trong quá trình tổng hợp.Thư viện biểu tượng (symbol library): chứa thông tin có thể nhìn thấy của các phần tử logic (biểu tượng, hình dạng các phần tử logic).Thư viện kết nối (link library): cổng logic trong thư viện phụ thuộc vào công nghệ.Ngoài ra còn Search path và synthetic libraryNhập thư viện logicTổng hợp OpenMSP430 trên Design Compiler11Design Constraints: yêu cầu mong muốn của thiết kế về tài nguyên và tốc độ.Lưu ý: những thông số rang buộc phải thực tế. Thông số không thực tế làm cho mạch bị mở rộng, năng lượng tiêu thụ tăng, tốc độ suy giảm.Phân loại rang buộc:Ràng buộc các đường nối thanh ghi với thanh ghiRàng buộc các đường đầu vàoRàng buộc các đường đầu raThuộc tính môi trường3. Đặt các ràng buộc cho thiết kế (Design Constraints)Tổng hợp OpenMSP430 trên Design Compiler12Chu kì clock (clock period)Thời gian đồng hồ không chính xác (clock uncertainty)Độ trễ đồng hồ (Clock latency)Thời gian đồng hồ quá độ (Clock Transition)Ràng buộc các đường nối thanh ghi với thanh ghiTổng hợp OpenMSP430 trên Design Compiler13Ràng buộc các đường nối thanh ghi với thanh ghi- Fundamental of TimingTổng hợp OpenMSP430 trên Design Compiler14Create_clock –period 2 [get clock]Clock Tổng hợp OpenMSP430 trên Design Compiler15Capture clock edge và launch clock edgeTổng hợp OpenMSP430 trên Design Compiler16SkewTổng hợp OpenMSP430 trên Design Compiler17Positive skew và negative skewTổng hợp OpenMSP430 trên Design Compiler18Clock uncertainty: độ trễ, sai khác lớn nhất giữa các nhánh trong mạng xung đồng hồ, trong đó clock skew chiếm đa số, ngoài ra còn hiệu ứng xung đồng hồ rung và rìa. Set_clock_uncertainty –setup 0.14 [get_clocks CLK] Clock uncertaintyTổng hợp OpenMSP430 trên Design Compiler19Clock latency: chênh lệch giữa nguồn xung đồng hồ với mạng xung đồng hồ, bằng tổng thời gian lệch giữa xung đồng hồ gốc đến nguồn xung và qua mạng xung.Set_clock_latency –source – max 3 [get_clocks CLK]Set_clock_latency –max 1 [get_clocks CLK]Clock latencyTổng hợp OpenMSP430 trên Design Compiler20Transition delay: khoảng thời gian tín hiệu tăng từ 10% cho tới 90% (80%) giá trị lớn nhất -> Rise timeClock Transition: khoảng thời gian xung đồng hồ lên và xuống tại tín hiệu của clockSet_clock_transition –max T [get_clocks CLK]Clock TransitionTổng hợp OpenMSP430 trên Design Compiler21Thời gian muộn nhất dữ liệu đến chân tín hiệu của thiết kế, thời gian trễ do người thiết kế khối trước đó tính toán.Set_input_path –max 0.6 –clock Clk [get_port A]Ràng buộc với các đường đầu vàoTổng hợp OpenMSP430 trên Design Compiler22Thời gian muộn nhất dữ liệu đến chân tín hiệu ra của thiết kế, thời gian trễ do người thiết kế khối sau đó tính toán.Set_output_path –max 0.8 –clock Clk[get_ports B]Ràng buộc với các đường đầu raTổng hợp OpenMSP430 trên Design Compiler23Hiệu ứng tụ điện kí sinh đầu ra: set_load [expr 30.0/1000] [get_ports B]Hiệu ứng của thời gian quá độ đầu ra: set_input_transition 0.12 [get_ports A]Hiệu ứng PVT: biến thiên xử lý, điện áp cung cấp, nhiệt độ hoạt độngThuộc tính môi trườngTổng hợp OpenMSP430 trên Design Compiler24Sử dụng virtual clock.Virtual clock: clock không được nối vào bất cứ chân nào trong thiết kế và không tồn tại thực tế trong thiết kế. Constraint mạch tổ hợp Tổng hợp OpenMSP430 trên Design Compiler25Constraint trong trường hợp không biết các thông số delay của inputs, yêu cầu setup của outputsTạo Time budgetTime BudgetingTổng hợp OpenMSP430 trên Design Compiler26Thiết kế tổng hợp với kết quả tốt hơn khi tạo buget.VD: mục tiêu: 40% cho input, thiết kế X dung 40% cho output, 20% dự trữ cho delay FF1 và setup time FF2.Time budgetingTổng hợp OpenMSP430 trên Design Compiler27Tối ưu mặc định: sử dụng lệnh compile_ultra. Thực hiện 3 bước tối ưu.Tối ưu mức kiến trúc Tối ưu mức logicTối ưu mức cổng Tối ưu số họcChia nhỏ lượng truy cập và lặp logic4. Kỹ thuật tổng hợp mạchTổng hợp OpenMSP430 trên Design Compiler285. Kết quả thực hiện trên openMSP430Tổng hợp OpenMSP430 trên Design Compiler29[1] Design Compiler workshop student Guide, Synopsys[2] asic-soc.blogspot.com[3] N.T. Lâm, N.H. Cường, Quy trình thiết kế vi mạch xử lý bang gốc trong thiết bị thông tin di động, 2012ReferencesTổng hợp OpenMSP430 trên Design Compiler30