Thiết kế bộ chuyển đổi số - Tương tự 8 bít sử dụng công nghệ bán dẫn cmos

ĐẠI HỌC QUỐC GIA HÀ NỘI TRƯỜNG ĐẠI HỌC CÔNG NGHỆ NGUYỄN MẠNH PHƯƠNG THIẾT KẾ BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 8 BÍT SỬ DỤNG CÔNG NGHỆ BÁN DẪN CMOS Ngành: Công nghệ Điện tử- Viễn Thông Chuyên ngành: Kỹ thuật Điện tử Mã số: 60.52.70 LUẬN VĂN THẠC SĨ NGƯỜI HƯỚNG DẪN KHOA HỌC PGS.TS Trần Quang Vinh Hà Nội- 2009 1 LỜI CAM ĐOAN Tôi xin cam đoan toàn bộ những nội dung và số liệu trong luận văn thạc sỹ: “Thiết kế bộ chuyển đổi số - tương tự 8 bít sử dụng công nghệ bán dẫn CMOS” là do tôi tự nghiên cứu và thực hiện. Học viên thực hiện luận văn Nguyễn Mạnh Phương 2 MỤC LỤC Trang phụ bìa Trang Lời cam đoan ...............................................................................................................1 Mục lục ........................................................................................................................2 Danh mục các bảng......................................................................................................4 Danh mục các hình vẽ..................................................................................................5 MỞ ĐẦU .....................................................................................................................9 Chương 1 - TỔNG QUAN VỀ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ..............................10 1.1 Giới thiệu: ...........................................................................................................10 1.2 Các thông số của bộ chuyển đổi số-tương tự.......................................................11 1.2.1 Độ phi tuyến vi phân (Differential Nonlinearity, DNL) ...............................13 1.2.2 Độ phi tuyến tích phân (Integral Nonlinearity, INL) ....................................14 1.2.3 Độ lệch không (Offset) .................................................................................16 1.2.4 Lỗi gain (Gain Error) ....................................................................................17 1.2.5 Độ trễ (Latency) ............................................................................................18 1.2.6 Tỉ số tín hiệu trên tạp âm (Signal-to-Noise Ratio, SNR)..............................18 1.2.7 Dải động (Dynamic Range, DR)...................................................................18 Chương 2 - CÁC KIẾN TRÚC CƠ BẢN CỦA BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ .......................................................................................................................................19 2.1 Mã đầu vào số (Digital Input Code) ....................................................................19 2.2 Kiến trúc chuỗi điện trở ( Resistor String) ..........................................................19 2.3 Kiến trúc mạng thang điện trở R-2R ( R-2R Ladder Network)...........................20 2.4 Kiến trúc Steering dòng điện ( Current Steering)................................................22 2.5 DAC tỷ lệ điện tích (Charge Scaling DAC) ........................................................24 2.6 DAC tuần hoàn (Cyclic DAC).............................................................................25 2.7 DAC đường ống (Pipeline DAC) ........................................................................26 Chương 3 – TỔNG QUAN VỀ CÔNG NGHỆ CMOS ................................................28 3.1 Các quy trình sản xuất bán dẫn MOS cơ bản ......................................................28 3.1.1 Ôxi hóa (Oxidation) ......................................................................................29 3.1.2 Khuếch tán (Diffusion) .................................................................................30 3.1.3 Cấy ion (Ion Implantation)............................................................................31 3.1.4 Lắng đọng (Deposition) ................................................................................32 3.1.5 Ăn mòn (Etching)..........................................................................................32 3.1.6 Quang khắc (Photolithography) ....................................................................34 3.2 Transistor MOS....................................................................................................37 3.2.1 Cấu trúc vật lý: ..............................................................................................37 3.2.2 Nguyên lý hoạt động cơ bản: ........................................................................38 3.3 Các linh kiện thụ động (Passive component) ......................................................44 3.3.1 Tụ điện (Capacitor) .......................................................................................44 3.3.2 Điện trở (Resistor).........................................................................................48 3.4 Layout mạch tích hợp ..........................................................................................49 3.4.1 Vấn đề matching: ..........................................................................................50 3.4.2 Layout transistor MOS:.................................................................................56 3.4.3 Layout điện trở:.............................................................................................58 3.4.4 Layout tụ điện: ..............................................................................................59 Chương 4 - MÔ HÌNH THIẾT BỊ MOS .......................................................................62 3 4.1 Mô hình tín hiệu lớn (Large-Signal Modelling) ..................................................62 4.2 Mô hình tín hiệu nhỏ (Small-Signal Modelling) .................................................65 4.2.1 Mô hình tín hiệu nhỏ trong vùng tích cực.....................................................65 4.2.2 Mô hình tín hiệu nhỏ trong vùng triốt và cut-off ..........................................69 4.3 Các mô hình MOS cao cấp (Advanced MOS Modelling)...................................71 4.3.1 Các hiệu ứng kênh ngắn (short-channel effects)...........................................71 4.3.2 Hoạt động subthreshold: ...............................................................................74 Chương 5 - THIẾT KẾ DAC ........................................................................................75 5.1 Yêu cầu thiết kế ...................................................................................................75 5.2 Sơ đồ khối chức năng ..........................................................................................76 5.3 Thiết kế chi tiết của các khối ...............................................................................78 5.3.1 Khối Logic Input ...........................................................................................79 5.3.2 Thanh ghi ......................................................................................................83 5.3.3 Khối điều khiển (Control Logic)...................................................................89 5.3.4 Bộ lập mã thermometer.................................................................................91 5.3.5 Khối tạo dòng phân cực ................................................................................97 5.3.6 Khối tạo dòng DAC ......................................................................................99 5.3.7 Khối driver ..................................................................................................106 5.3.8 Khối chuyển đổi dòng điện – điện áp .........................................................109 5.3.9 Sơ đồ mạch điện, sơ đồ layout và kết quả mô phỏng của chip DAC .........113 KẾT LUẬN..............................................................................................................122 TÀI LIỆU THAM KHẢO .......................................................................................123 PHỤ LỤC ................................................................................................................124 Phụ lục A. Kí hiệu và mô hình của các phần tử mạch điện .................................124 Phụ lục B. Các mẫu vẽ thể hiện các lớp layout....................................................130 Phụ lục C. Các quy tắc layout của công nghệ CMOS 0.6µm ..............................132 Phụ lục D. Sơ đồ mạch điện và layout của các cổng logic ..................................146 Phụ lục E. Nội dung các file mô phỏng ...............................................................150 4 DANH MỤC CÁC BẢNG Bảng 2.1-1 Các mã đầu vào số sử dụng cho các bộ chuyển đổi số-tương tự ................19 Bảng 2.6-1 Đầu ra của bộ DAC 6 bit với REFV =5V ......................................................26 Bảng 2.7-1 Đầu ra của bộ DAC đường ống với REFV =5V ............................................27 Bảng 3.3-1 Tóm tắt một số đặc tính của các phần tử thụ động của công nghệ CMOS 0.8µm.............................................................................................................................48 Bảng 5.1-1 Các chỉ định của bộ chuyển đổi số - tương tự ............................................75 Bảng 5.1-2 Các chỉ định định thời của bộ chuyển đổi số - tương tự.............................76 Bảng 5.2-1 Chức năng của các tín hiệu điều khiển .......................................................77 Bảng 5.3.2-1 Hoạt động chức năng của RSFF ..............................................................84 Bảng 5.3.3-1 Bảng chân lý của khối điều khiển............................................................90 Bảng 5.3.4-1. Bảng chân lý của bộ lập mã Thermometer .............................................92 Bảng 5.3.9-1 Kết quả mô phỏng các chỉ định của DAC .............................................116 Bảng 5.3.9-2 Kết quả mô phỏng chỉ định định thời của DAC ở VDD=2,7V và 25oC .116 5 DANH MỤC CÁC HÌNH VẼ Hình 1.1-1 Giao diện giữa thế giới tương tự và bộ xử lý số .........................................10 Hình 1.2-1 Sơ đồ khối của bộ chuyển đổi số - tương tự ...............................................11 Hình 1.2-2 Hàm truyền lý tưởng của bộ DAC 3 bit ......................................................12 Hình 1.2.1-1 Ví dụ về độ phi tuyến vi phân của bộ DAC 3 bit.....................................13 Hình 1.2.1-2 Đặc tuyến DNL của bộ DAC 3 bit không lý tưởng .................................14 Hình 1.2.2-1 Cách xác định INL của bộ DAC ..............................................................15 Hình 1.2.2-2 Ví dụ về INL của bộ DAC .......................................................................15 Hình 1.2.2-3 Đặc tuyến INL của bộ DAC 3 bit không lý tưởng...................................16 Hình 1.2.3-1 Minh họa lỗi offset của bộ DAC 3 bit......................................................17 Hình 1.2.4-1 Minh họa lỗi gain của bộ DAC 3 bit ........................................................17 Hình 2.2-1 (a) Bộ DAC chuỗi điện trở đơn giản (b) Sử dụng mảng chuyển mạch nhị phân để giảm dung kháng ký sinh ở đầu ra ...................................................................20 Hình 2.3-1 Kiến trúc DAC mạng thang điện trở R-2R .................................................21 Hình 2.3-2 Sử dụng chuyển mạch giả để bù điện trở chuyển mạch..............................22 Hình 2.4-1 Kiến trúc tổng quát của DAC steering dòng điện .......................................22 Hình 2.4-2 DAC steering dòng điện sử dụng các nguồn dòng trọng lượng nhị phân...23 Hình 2.4-3 (a) Đầu ra của bộ DAC steering dòng điện 3 bit và (b) Đầu vào mã thermometer...................................................................................................................23 Hình 2.5-1 (a) DAC tỉ lệ điện tích (b) Mạch tương đương với bit MSB=1, các bit khác bằng 0 ............................................................................................................................24 Hình 2.6-1 Bộ chuyển đổi số-tương tự tuần hoàn .........................................................25 Hình 2.7-1 Bộ chuyển đổi số - tương tự đường ống......................................................26 Hình 3-1 Phân loại công nghệ mạch tích hợp sử dụng chất bán dẫn silíc.....................28 Hình 3.1-1 Wafer bán dẫn .............................................................................................29 Hình 3.1-2 Sự ôxi hóa....................................................................................................30 Hình 3.1-3 Profile khuếch tán với (a) nguồn tạp chất vô hạn và (b) nguồn tạp chất hữu hạn .................................................................................................................................31 Hình 3.1-4 (a) Trước quy trình ăn mòn (b) Sau quy trình ăn mòn................................33 Hình 3.1-5 Các bước quang khắc cơ bản trong việc định hình lớp silíc đa tinh thể (a) Phơi sáng (b) Develop (c) Ăn mòn (d) Loại bỏ chất cảm quang ..................................35 Hình 3.2-1 Cấu trúc vật lý của transistor MOS kênh n và kênh p trong công nghệ giếng n .....................................................................................................................................38 Hình 3.2-2 Mặt cắt ngang của transistor kênh n với tất cả các cực được nối đất..........38 Hình 3.2-3 Mặt cắt ngang của transistor kênh n với DSv nhỏ và TGS Vv > .....................41 Hình 3.2-4 Khi DSv tăng cho đến khi TGD Vv < , kênh trở thành pinched off ở drain ....43 Hình 3.2-5 Đặc tuyến DSD vi − của transistor MOS lí tưởng ..........................................43 Hình 3.3-1 Các tụ điện MOS (a) Silíc đa tinh thể - ôxít – kênh (b) Silíc đa tinh thể - ôxít – silíc đa tinh thể (c) Tụ MOS tích lũy (Accumulation MOS capacitor)..............45 Hình 3.3-2 Các cách khác nhau để tạo các tụ điện sử dụng các lớp kết nối có sẵn (a) Cấu trúc các bản cực theo chiều dọc (b) Cấu trúc các bản cực theo chiều ngang.........47 Hình 3.3-3 Các điện trở (a) điện trở khuếch tán (b) điện trở silíc đa tinh thể (c) điện trở giếng n ...........................................................................................................................49 6 Hình 3.4-1 Một số hiệu ứng hai chiều làm cho các kích thước của các phần tử của vi mạch khác với các kích thước của các mask layout......................................................50 Hình 3.4-2 Minh họa đối tượng A và đối tượng B được matching như thế nào với sự có mặt của đối tượng C..................................................................................................51 Hình 3.4-3 Các phần tử được đặt trong sự có mặt của một građien (a) Layout không chung tâm đối xứng (b) Layout chung tâm đối xứng....................................................53 Hình 3.4-4 Tụ điện ở (a) sẽ thay đổi giá trị khi các bản cực di chuyển. Tụ điện ở (b) ít nhạy cảm với sự di chuyển của các bản cực..................................................................54 Hình 3.4-5 Minh họa layout tụ điện sử dụng đa giác để xấp xỉ một hình tròn để tối thiểu tỉ số chu vi trên diện tích ......................................................................................55 Hình 3.4-6 Kỹ thuật đường Yiannoulos để matching các tụ điện có tỉ số không là số nguyên ...........................................................................................................................55 Hình 3.4-7 Ví dụ layout một transistor MOS................................................................56 Hình 3.4-8 Ví dụ layout transistor MOS (a) đối xứng gương (b) PLI (c) hai transistor chia sẻ một source chung và được layout để đạt được cả PLI và common-centriod (d) Layout thu gọn của (c)...................................................................................................57 Hình 3.4-9 Ví dụ layout (a) điện trở khuếch tán hoặc điện trở silíc đa tinh thể và (b) điện trở giếng.................................................................................................................58 Hình 3.4-10 Dòng điện trong thanh dẫn điện................................................................59 Hình 3.4-11 Ví dụ layout của (a) tụ điện 2 lớp silíc đa tinh thể (b) tụ điện 3 lớp kim loại .................................................................................................................................61 Hình 4.1-1 Quy ước dấu dương cho transistor MOS (a) kênh n và (b) kênh p.............62 Hình 4.1-2 Đặc tuyến ra của transistor MOS kênh n ....................................................64 Hình 4.1-3 Mô hình tín hiệu lớn của transistor MOS kênh n........................................64 Hình 4.2-1 Mô hình tín hiệu nhỏ của transistor MOS trong vùng tích cực...................65 Hình 4.2-2 Mặt cắt của transistor MOS với các dung kháng tín hiệu nhỏ ....................67 Hình 4.2-3 Mô hình RC phân tán cho transistor trong vùng triốt. ................................69 Hình 4.2-4 Mô hình đơn giản cho transistor trong vùng triốt với VDS nhỏ...................70 Hình 4.2-5 Mô hình tín hiệu nhỏ của transistor trong vùng cut-off ..............................71 Hình 4.3-1 Mô hình transistor MOS kênh n với sự giảm độ linh động ........................72 Hình 4.3-2 Dòng điện drain – đế bị gây ra bởi các cặp điện tử - lỗ trống được tạo bởi sự iôn hóa do va chạm ở đầu cuối drain của kênh.........................................................73 Hình 5.1-1 Sơ đồ định thời cho ghi dữ liệu song song..................................................76 Hình 5.2-1 Sơ đồ khối chức năng của bộ chuyển đổi số - tương tự ..............................76 Hình 5.2-2 Sơ đồ định thời cho việc ghi dữ liệu số vào thanh ghi đầu vào (I/P REG) và thanh ghi DAC (DAC REG)..........................................................................................78 Hình 5.3.1-1 Kí hiệu (a) và sơ đồ mạch (b) của khối Logic Input ................................80 Hình 5.3.1-2 Kí hiệu (a) và sơ đồ mạch (b) của mạch logic_in ....................................80 Hình 5.3.1-3 Đặc tuyến truyền đạt của trigơ Schmitt....................................................81 Hình 5.3.1-4 Kết quả mô phỏng ngưỡng logic của mạch logic_in ở VDD = 3V và VDD = 5V .....................................................................................................................82 Hình 5.3.1-5 Kết quả mô phỏng đặc tính chuyển mạch của mạch logic_in ở VDD = 3V .......................................................................................................................................82 Hình 5.3.1-6 Sơ đồ layout của mạch logic_in ...............................................................83 Hình 5.3.1-7 Sơ đồ layout của khối Logic Input ...........................................................83 Hình 5.3.2-1 Kí hiệu (a) và sơ đồ mạch (b) của DFF1..................................................84 7 Hình 5.3.2-2 Kết quả mô phỏng hoạt động của DFF1 ..................................................85 Hình 5.3.2-3 Sơ đồ layout của DFF1............................................................................85 Hình 5.3.2-4 Kí hiệu (a) và sơ đồ mạch (b) của DFF2..................................................86 Hình 5.3.2-5 Kết quả mô phỏng hoạt động của DFF2 ..................................................86 Hình 5.3.2-6 Sơ đồ layout của DFF2.............................................................................87 Hình 5.3.2-7 Kí hiệu (a) và sơ đồ mạch (b) của thanh ghi đầu vào ..............................87 Hình 5.3.2-8 Sơ đồ layout của thanh ghi đầu vào .........................................................88 Hình 5.3.2-9 Kí hiệu (a) và sơ đồ mạch (b) của thanh ghi 15bits .................................89 Hình 5.3.2-10 Sơ đồ layo