Thực hiện hệ thống MIMO STBC trên Board FPGA ARRIA V

ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC KHOA HỌC TỰ NHIÊN KHOA ĐIỆN TỬ VIỄN THÔNG NGÔ VĂN HƠN THỰC HIỆN HỆ THỐNG MIMO STBC TRÊN BOARD FPGA ARRIA V KHÓA LUẬN TỐT NGHIỆP CỬ NHÂN NGÀNH ĐIỆN TỬ VIỄN THÔNG CHUYÊN NGÀNH: VIỄN THÔNG - MẠNG THÀNH PHỐ HỒ CHÍ MINH – NĂM 2014 ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC KHOA HỌC TỰ NHIÊN KHOA ĐIỆN TỬ VIỄN THÔNG NGÔ VĂN HƠN THỰC HIỆN HỆ THỐNG MIMO STBC TRÊN BOARD FPGA ARRIA V KHÓA LUẬN TỐT NGHIỆP CỬ NHÂN NGÀNH ĐIỆN TỬ VIỄN THÔNG CHUYÊN NGÀNH: VIỄN THÔNG - MẠNG NGƯỜI HƯỚNG DẪN KHOA HỌC: Th.S ĐẶNG LÊ KHOA THÀNH PHỐ HỒ CHÍ MINH – NĂM 2014 LỜI CẢM ƠN Được nhận nghiên cứu đề tài này và được trình bày trước hội đồng là niềm vinh hạnh rất lớn đối với em. Tuy gặp rất nhiều khó khăn trong quá trình nghiên cứu, song kinh nghiệm và bài học mà em có được sau đó là vô cùng quý giá. Lời đầu tiên, em xin gửi lời cảm ơn sâu sắc đến thầy Đặng Lê Khoa, người đã trực tiếp hướng dẫn và chỉ dạy tận tình để em có thể hoàn thành được khóa luận này. Cũng xin gửi lời cảm ơn đến những người bạn đã đồng hành cùng tôi trong suốt quá trình nghiên cứu, giúp tôi có niềm vui, giảm căng thẳng trong lúc làm việc. Đồng thời, xin gửi lời cảm ơn đến tất cả các thầy cô giáo đã giảng dạy kiến thức, tạo nền tảng để em thực hiện đề tài. Gửi lời cảm ơn tới bố, mẹ và những người thân yêu luôn động viên con trong những lúc khó khăn. Chúc sức khỏe và thành công đến tất cả mọi người! T.p Hồ Chí Minh, ngày 12/07/2014 Sinh viên thực hiện Ngô Văn Hơn Trang 1 MỤC LỤC MỤC LỤC .................................................................................................................. 1 DANH MỤC KÝ HIỆU, CHỮ VIẾT TẮT ................................................................. 4 DANH MỤC CÁC HÌNH VẼ .................................................................................... 5 DANH MỤC CÁC BẢNG BIỂU ............................................................................... 8 LỜI MỞ ĐẦU ............................................................................................................ 9 1 CHƯƠNG 1: TỔNG QUAN ............................................................................. 11 1.1 Giới thiệu về MIMO. ................................................................................... 11 1.1.1 Lịch sử về MIMO. ................................................................................ 11 1.1.2 Các dạng cấu hình anten thu-phát. ......................................................... 13 1.1.3 Một số ứng dụng tiêu biểu. .................................................................... 15 1.1.3.1 Chuẩn 802.11n ............................................................................... 15 1.1.3.2 Wimax............................................................................................ 16 1.1.3.3 Công nghệ 4G. ............................................................................... 17 1.2 Giới thiệu về thiết bị FPGA. ........................................................................ 17 1.2.1 Định nghĩa FPGA. ................................................................................ 17 1.2.2 Ứng dụng của FPGA ............................................................................. 18 2 CHƯƠNG 2: LÝ THUYẾT VÀ CÔNG CỤ THIẾT KẾ ................................... 19 2.1 Lý thuyết về MIMO..................................................................................... 19 2.1.1 Khái niệm MIMO. ................................................................................ 19 2.1.2 Các kỹ thuật phân tập. ........................................................................... 20 2.1.2.1 Phân tập thời gian. .......................................................................... 20 2.1.2.2 Phân tập tần số. .............................................................................. 22 Trang 2 2.1.2.3 Phân tập không gian. ...................................................................... 22 2.1.3 Độ lợi trong hệ thống MIMO. ............................................................... 23 2.1.3.1 Độ lợi Beamforming. ...................................................................... 23 2.1.3.2 Độ lợi ghép kênh không gian. ......................................................... 23 2.1.3.3 Độ lợi phân tập. .............................................................................. 24 2.1.4 MIMO Alamounti STBC. ..................................................................... 24 2.1.5 MIMO – STBC 2x2. ............................................................................. 28 2.2 Công cụ thiết kế. .......................................................................................... 31 2.2.1 Phần mềm DSP Builder. ....................................................................... 31 2.2.2 Thư viện DSP Builder. .......................................................................... 33 2.3 Phần cứng thực hiện. ................................................................................... 36 2.3.1 Giới thiệu board Arria V GT ................................................................. 36 2.3.2 Các thành phần trên board Arria V GT. ................................................. 37 2.3.2.1 Thiết bị Anten 5AGTFD7K3F40I3N .............................................. 37 2.3.2.2 MAX II CPLD EPM2210GF324 .................................................... 39 2.3.3 Ứng dụng Board Test System. .............................................................. 40 2.3.3.1 Giới thiệu về Board Test System. ................................................... 40 2.3.3.2 Sử dụng Board Test System. ........................................................... 41 3 CHƯƠNG 3: THIẾT KẾ. ................................................................................. 47 3.1 Mô hình thiết kế. ......................................................................................... 47 3.1.1 Sơ đồ khối. ............................................................................................ 47 3.1.2 Bộ tạo dữ liệu và các tín hiệu điều khiển. .............................................. 47 3.1.3 Bộ mã hóa. ............................................................................................ 48 3.1.4 Bộ giải mã bằng thuật toán Viterbi. ....................................................... 49 3.1.5 Ánh xạ chòm sao................................................................................... 52 Trang 3 3.1.5.1 Bộ ánh xạ chòm sao. ....................................................................... 52 3.1.5.2 Bộ giải ánh xạ chòm sao. ................................................................ 54 3.1.6 Bộ điều chế MIMO-STBC. ................................................................... 55 3.1.7 Bộ giải điều chế .................................................................................... 55 3.1.8 Kênh truyền .......................................................................................... 57 3.1.9 Bộ đếm lỗi bit ....................................................................................... 57 3.2 Quy trình thiết kế trên FPGA ....................................................................... 58 3.2.1 Mô tả ban đầu về thiết kế ...................................................................... 58 3.2.2 Thực thi ................................................................................................ 59 3.2.3 Quá trình nạp và lập trình. ..................................................................... 62 4 CHƯƠNG 4: KẾT QUẢ. .................................................................................. 64 4.1 Kết quả kiểm tra board bằng phần mềm Board Test System ........................ 64 4.2 Kết quả đo đạt mô hình thiết kế. .................................................................. 69 4.2.1 Bộ mã hóa kênh và giải mã Viterbi ....................................................... 69 4.2.2 Bộ điều chế giản đồ chòm sao bằng QPSK ........................................... 70 4.2.3 Bộ mã hóa và giải mã STBC ................................................................. 71 4.2.3.1 Tín hiệu sau khi qua mã hóa STBC ................................................ 71 4.2.3.2 Tín hiệu sau khi qua kênh truyền .................................................... 72 4.2.3.3 Tín hiệu sau khi giải mã STBC ....................................................... 73 5 CHƯƠNG 5: KẾT LUẬN. ............................................................................... 75 5.1 Kết luận ....................................................................................................... 75 5.2 Hướng phát triển ......................................................................................... 76 TÀI LIỆU THAM KHẢO ........................................................................................ 77 Trang 4 DANH MỤC KÝ HIỆU, CHỮ VIẾT TẮT FIFO :First In First Out FPGA : Field Programmable Gate Array I : Inphase IP core : Intellectual Property Core MIMO : Multi Input Multi Output MISO : Multi Input Single Output OFDM Orthogonal Frequency-Division Multiplexing PLL : Phase Locked Loop Q : Quadrature QAM : Quadrature Amplitude Modulation QPSK : Quadrature Phase-Shift Keying VHDL : Very High Speed Integrated Circuits Hardware Description Language STBC :Space-Time Block Code Trang 5 DANH MỤC CÁC HÌNH VẼ Hình 1.1. Các chuẩn không dây ................................................................................ 12 Hình 1.2. Hệ thống SISO .......................................................................................... 13 Hình 1.3. Hệ thống MISO ......................................................................................... 14 Hình 1.4. Hệ thống SIMO ......................................................................................... 14 Hình 1.5. Hệ thống MIMO ....................................................................................... 15 Hình 2.1. Phân tập theo thời gian. ............................................................................. 21 Hình 2.2. Kỹ thuật Beamforming. ............................................................................. 23 Hình 2.3. Ghép kênh không gian giúp tăng tốc độ truyền. ......................................... 23 Hình 2.4. Phân tập không gian cải thiện SNR. .......................................................... 24 Hình 2.5. Symbol được truyền qua 2 anten phát. ....................................................... 25 Hình 2.6. Hệ thống Alamouti STBC 2x1 .................................................................. 26 Hình 2.7. Alamouti STBC với nhiều anten thu.......................................................... 27 Hình 2.8. Mô hình STBC 2x2 ................................................................................... 29 Hình 2.9. Mô hình STBC 2x2 ................................................................................... 29 Hình 2.10. Quy trình thiết kế của DSP Builder ......................................................... 32 Hình 2.11. Thư viện của DSP Builder ....................................................................... 33 Hình 2.12. Hoạt động của khối Signal Compiler. ...................................................... 34 Hình 2.13. Board Anten. ........................................................................................... 36 Hình 2.14. Sơ đồ kết nối Anten. ................................................................................ 39 Hình 2.15. Sơ đồ khối MAX II CPLD EPM2210 ...................................................... 40 Hình 2.16. Giao diện Board Test System .................................................................. 41 Hình 2.17. Menu cấu hình ........................................................................................ 42 Hình 2.18. Tab Flash ................................................................................................ 44 Hình 2.19. Tab HSMA.............................................................................................. 44 Hình 2.20. Tab SFP/SMA/C2C ................................................................................. 45 Hình 2.21. Tab HSMB/FMC .................................................................................... 45 Hình 2.22. Tab SDI/Bull's Eye .................................................................................. 46 Hình 2.23. Tab SMA ................................................................................................ 46 Hình 3.1. Mô hình thiết kế hệ thống MIMO-STBC ................................................... 47 Trang 6 Hình 3.2. Mạch tạo dữ liệu và tín hiệu điều khiển. .................................................... 48 Hình 3.3. Bộ mã hóa Convolutional code ................................................................. 49 Hình 3.4. Mô hình thuật toán Viterbi ........................................................................ 49 Hình 3.5. Ví dụ giải mã dùng thuật toán Viterbi ....................................................... 50 Hình 3.6. Bộ giải mã dùng thuật toán Viterbi. ........................................................... 51 Hình 3.7. Dạng sóng của các tín hiệu điều khiển của khối giải mã Viterbi. ............... 51 Hình 3.8. Giản đồ chòm sao phép điều chế QPSK và 16 QAM ................................. 53 Hình 3.9. Mạch thực hiện phép điều chế QPSK. ....................................................... 54 Hình 3.10. Bộ mapper và bộ nhớ FIFO ..................................................................... 54 Hình 3.11. Mạch thực hiện điều chế MIMO-STBC. .................................................. 55 Hình 3.12. Mạch thực hiện giải điều chế MIMO-STBC ............................................ 56 Hình 3.13. Mạch thiết kế bộ chia. ............................................................................. 57 Hình 3.14. Mạch đếm lỗi bit ..................................................................................... 57 Hình 3.15. Tổ hợp logic ............................................................................................ 59 Hình 3.16. Sơ đồ gán chân ........................................................................................ 60 Hình 3.17. Sơ đồ không gian gán bên trong FPGA ................................................... 61 Hình 3.18. Sơ đồ định tuyến ..................................................................................... 61 Hình 4.1. Cấu hình menu Flash/GPIO trên FPGA 1. ................................................. 64 Hình 4.2. Kết quả cấu hình LED, LCD hiện thị, các Switch và nút nhấn. .................. 65 Hình 4.3. Kết quả kiểm tra đọc, ghi bộ nhớ RAM gắn với Chip FPGA 1. ................. 65 Hình 4.4. Kết quả kiểm tra đọc, ghi bộ nhớ RAM gắn với Chip FPGA 2. ................. 66 Hình 4.5. Kết quả thu phát loopback trên cổng kết nối HSMA. ................................. 66 Hình 4.6. Kết quả thu phát loopback trên cổng kết nối HSMB. ................................. 67 Hình 4.7. Kết quả kiểm tra phát trên cổng kết nối FMC. ........................................... 67 Hình 4.8. Kết quả kiểm tra phát tại Bull’s Eye. ......................................................... 68 Hình 4.9. Kết quả kiểm tra thu phát qua SMA. ......................................................... 68 Hình 4.10. Tín hiệu qua mã hóa kênh ....................................................................... 69 Hình 4.11. Tín hiệu qua bộ mã hóa kênh và giải mã ................................................. 70 Hình 4.12. Tín hiệu phần thực QPSK ........................................................................ 70 Hình 4.13. Tín hiệu phần ảo QPSK ........................................................................... 71 Hình 4.14. Tín hiệu trước khi mapper và sau khi demapper ...................................... 71 Trang 7 Hình 4.15. Tín hiệu anten 1 ...................................................................................... 72 Hình 4.16. Tín hiệu anten 2 ...................................................................................... 72 Hình 4.17. Tín hiệu anten 1 sau khi qua kênh truyền ................................................ 73 Hình 4.18. Tín hiệu anten 2 sau khi qua kênh truyền ................................................ 73 Hình 4.19. So sánh tín hiệu sau giải điều chế STBC và tín hiệu gốc ......................... 74 Trang 8 DANH MỤC CÁC BẢNG BIỂU Bảng 2-1. Các đặc tính của Arria V GT. ................................................................... 39 Bảng 3-1. Ý nghĩa các đường tín hiệu của bộ giải mã Viterbi ................................... 52 Bảng 3-2. Dữ liệu bảng tra của QPSK ...................................................................... 53 Trang 9 LỜI MỞ ĐẦU Trong khi mạng không dây trở nên phổ biến, nhu cầu người sử dụng càng cao thì vấn đề băng thông hữu hạn luôn là vấn đề được luôn được quan tâm hàng đầu. Các nhà nghiên cứu tập trung tìm cách để truyền được nhiều bit hơn trên 1 Hz, sử dụng hiệu quả phổ tần hơn, tiếp cận đến tốc độ theo lý thuyết Shanon. Những tiến bộ trong mã hóa như mã kiểm tra chẵn lẻ, mã Turbo đã có thể tiếp cận đến giới hạn Shannon với hệ thống 1 anten phát, 1 anten thu. Và ngày nay, kỹ thuật MIMO ra đời mang lại nhiều hiệu quả hơn nữa, đặc biệt là hiệu quả phổ tần. Đó là kỹ thuật nhiều anten phát và nhiều anten thu ở nơi truyền và nơi nhận. Hỗ trợ cho quá trình nghiên cứu, nhiều hãng trên thế giới thiết kế rất nhiều phần cứng là các board mạch. Điển hình là hãng Altera với các sản phẩm FPGA thuộc họ Stratix, Cyclone, Arria. Các board này là công cụ đắc lực để thiết kế các hệ thống về viễn thông như: bộ mã hóa chập – giải mã Viterbi, bộ điều chế QPAK, QAM, hệ thống MIMO-OFDM,Thiết bị được sử dụng trong đề tài là board FPGA Arria V GT của hãng Altera. Đây là một linh kiện có tốc độ rất cao nhưng hiện tại vẫn chưa có nhiều nghiên cứu kể cả trong nước và quốc tế. Mục tiêu chính của đề tài là tìm hiểu về cấu trúc và cách nạp một thiết kế lên board, thiết kế thử nghiệm hệ thống MIMO trên nền DSP Builder và kiểm tra đánh giá hệ thống. Để tài bao gồm 5 chương như sau: Chương 1: Tổng quan - Chương này sẽ giới thiệu chung về hệ thống MIMO, các ứng dụng thực tế, đồng thời cũng giới thiệu về phần cứng FPGA. Chương 2: Bao gồm lý thuyết cơ bản về hệ thống MIMO nói chung và MIMO- STBC nói riêng, đồng thời giới thiệu công cụ thiết kế DSP Builder và Board FPGA Arria V của hãng Altera. Trang 10 Chương 3: Trình bày phương pháp thiết kế mạch của từng khối và ghép các khối lại với nhau để tạo thành hệ thống thu phát MIMO hoàn chỉnh. Ngoài ra còn trình bày quy trình chung để thiết kế hệ thống trên nền FPGA. Chương 4: Trình bày kết quả mô trên board Arria V thông qua công cụ Board Test System, tiếp đến là trình bày các kết quả đo đạt mô hình và kiểm tra hệ thống. Chương 5: Tổng kết các nội dung chính đã hoàn thành và hướng phát triển của đề tài. Trang 11 1 CHƯƠNG 1: TỔNG QUAN Chương này trình bày một vài điểm về lịch sử cũng như đặc điểm, khái niệm cơ bản của hệ thống MIMO, các chuẩn truyền thông tiêu biểu trong MIMO. Đồng thời cũng trình bày sơ lược về quá trình thiết kế hệ thống trên nền phần cứng FPGA. 1.1 Giới thiệu về MIMO. 1.1.1 Lịch sử về MIMO. Các hệ thống thông tin không dây luôn được nghiên cứu nhằm cải thiện chất lượng cũng như chống lại hiện tượng đa đường. Đối với các hệ thống thông tin, chất lượng tín hiệu có thể cải thiện bằng cách tăng công suốt, tăng dung lượng truyền khi tăng băng thông. Tuy nhiên công suất cũng chỉ