Tiểu luận Thiết kế mạch tích hợp

BOÄ GIAÙO DUÏC VAØ ÑAØO TAÏO TRÖÔØNG ÑAÏI HOÏC GIAO THOÂNG VAÄN TAÛI CÔ SÔÛ II KHOA ÑIEÄN – ÑIEÄN TÖÛ -----o0o----- TIỂU LUẬN THIẾT KẾ MẠCH TÍCH HỢP GVHD : TS. NGUYỄN QUANG TUẤN HVTH : BUØI VAÊN NHAÁT MSHV : 1981022007 LỚP : CH.19.KTĐT TP.HCM, thaùng 12 naêm 2011 GVHD: TS.Nguyễn Quang Tuấn Thiết kế mạch tích hợp Học Viên :Bùi Văn Nhất Lớp CH 19 KTDT Trang 1 CÁC KHỐI THU PHÁT DÙNG CMOS VÀ BICCMOS SIGE CHO RADA ÔTÔ VÀ CÁC ỨNG DỤNG HÌNH ẢNH TRONG GIẢI TẦN 80 -160GHz 1. Tóm tắt nội dung của chương: - Kiểm tra sự phù hợp của SiGe BiCMOS và công nghệ dưới 65nm trong các ứng dụng ngoài tầm 80 GHz. - Kiến trúc của hệ thống được thảo luận sẽ dựa vào sự so sánh chi tiết của VCOs, LNAs, Pas và việc tạo bộ chia tần số tĩnh bằng CMOS và SiGE BICMOS. Những kiến trúc này được sử dụng trong radar điều khiển ôtô (automotive cruise-control radar) , truyền dữ liệu tần số cao, truyền ảnh tĩnh và động trong giải tần từ 80GHz đến 160 GHz. Qua thực nghiệm sẽ làm rõ các mẫu (prototype) công nghệ SiGe HBT và BiCMOS có đủ hiệu suất cho tất cả các block xây dựng ở 80 GHz, ngay khi nhiệt độ cao khoảng 125 C. Mặc dù còn là công nghệ hứa hẹn nhưng việc tồn tại của những mạch 90nm GP CMOS và 65 nm LP CMOS tại những tần số này vẫn duy trì thua kém bản sao SiGe một cách đáng kể . 2. Giới thiệu: -Tiềm năng ứng dụng của IC trong giải tần từ 80-160 GHz trong lĩnh vực radar điều khiển ôtô (automotive cruise control (ACC) radar) [1],truyền mm sóng ảnh tỉnh, động và 10Gb/s liên kết không dây tầm ngắn (millimeter-wave passive [2],[3] và active [4] imaging, và 10Gb/s short- range wireless links )[5]. - Trên 4 năm qua đã có một vài đơn vị nghiên cứu và thực hiện làm các IC 77GHz Ic được chế tạo từng khối bằng công nghệ SiGe HBT (IC building blocks in SiGe HBT technology) [7]-[18]. Mặc dù mm sóng dao động CMOS (mm-wave CMOS oscillators) đã đáp ứng được tần số cao tới 194 GHz [19], nhưng chỉ mới gần đây nhiễu pha và chỉnh tầm của 77 GHz CMOS VCOs mới được so sánh với SIGE BiCMOS [20]. - Một số 90 nm và bộ khuếch đại CMOS 65nm hoạt động trong khoảng 80 -100 GHz với độ lợi thấp hơn 10dB gần đây đã được công bố [21] hoặc trên báo chí [4], [22].Sự quan tâm trong SiGeBi CMOS và CMOS cho mm-wave SOCs đã được nhen nhóm do tác động thuận lợi mà các transitor bán dẫn nên có thể mở rộng quy mô trên thực tế tất cả các transitor bán dẫn tần số cao bằng merit (FoMs), và hy vọng rằng chi phí wafer dự kiến sẽ thấp hơn sẽ tạo ra một loạt các ứng dụng mới cho người sử dụng. -Tích hợp vượt ra ngoài các khối xây dựng cơ bản, các bộ nhận, phát và thậm chí mức thu phát, đã chứng minh trong công nghệ SiGe HBT tại 77 GHz [23] - [27] và là 160 GHz [28]. Một bộ khuếch đại với hơn 15 dB đạt được ở 140 GHz, mức cao nhất trong silicon, cũng đã được chế tạo [28]. Bài viết này so sánh transitor bán dẫn và thực hiện khối xây dựng cơ bản trong SiGe HBT,SiGe BiCMOS và các công nghệ CMOS kích thước nano cho mm-wave SOCs và thảo luận về kiến trúc hệ thống thích hợp nhất dẫn đến tiêu hao điện năng thấp nhất, nhỏ nhất chết vùng chết và chi phí chết . 3. So sánh đinh dạng SiGe HBT vs. 65nm n-MOSFET GVHD: TS.Nguyễn Quang Tuấn Thiết kế mạch tích hợp Học Viên :Bùi Văn Nhất Lớp CH 19 KTDT Trang 2 Được hưởng lợi từ các hướng dẫn rõ ràng quy định Lộ trình quốc tế cho bán dẫn (ITRS), công nghệ CMOS rộng đã tiếp tục không suy giảm đến kích thước nanomet.Tiêu hao năng lượng, con số tiếng ồn, và hiệu suất tiếng ồn giai đoạn sóng mm IC cải thiện mở rộng quy mô. Đồng thời, hình1 minh họa công nghệ SiGe BiCMOSbây giờ giữ lại một lợi thế in thạch bản thế hệ ba trên CMOS về fTvà fMAX [29] và do đó kết quả trong chi phí thấp hơn đáng kể phát triển sản phẩm. Hình 2 biên dịch fT đo, fMAX và NFMIN haracteristics 65nm × 90 ×1µm năng lượng thấp (LP) n-MOSFET, và 3 × 0.13µm × 2.5µmSiGe HBT, như là một chức năng của thoát nước hiện tại, vàsưu tập hiện tại, trên một đơn vị cửa khẩu chiều rộng và chiều dài phát, tương ứng [30]. Trong cả hai thiết bị fMAX đạt đến 300 GHz và NFMIN, được đo ở 40 GHz, là khoảng 1 dB, so sánh với HEMTsInP.HBT có fT cao hơn 40% và mật độ thiên vị tối ưu hiện naycho tiếng ồn tối thiểu hoặc tăng tối đa 5-6 lần lớn hơn trong các MOSFET 65nm.Cả hai thiết bị tại một điện áp (thu- phát) thoát nguồn 1.2V là thiên vị, nhưng HBT cũng có thể hoạt động một cách an toàn với điện áp thu-phát trên 1.6V trong CE phát phổ biến, và xa hơn 3V trong cơ sở phổ biến cấu hình CB [31].TạifMAX so sánh, swing cao hơn hiện tại mật độ và điện áp thấp hơn thu-chất nền điện dung, cùng với các transconductance caohơn, cung cấp cho các HBT một lợi thế đáng kể trên MOSFETskhuếch đại công suất [32] và trình điều khiển đầu ra tốc độ cao[33]. Hơn nữa, như minh họa trong hình.3, mặc dù các MOSFETcó tiếng ồn thấp hơn con số dưới 15 GHz, bởi vì fT cao hơn, tăngtiếng ồn HBT con số tại một tốc độ chậm hơn ở requencies sóngmm, làm cho nó phù GVHD: TS.Nguyễn Quang Tuấn Thiết kế mạch tích hợp Học Viên :Bùi Văn Nhất Lớp CH 19 KTDT Trang 3 hợp hơn cho LNAs trên 60 GHz. Lưu ý rằngtrong hình.3 thiên vị tiếng ồn tối ưu các MOSFET không thay đổivới tần số, trong khi tiếng ồn tối ưu hiện nay mật độ và, do đó fT,tăng với tần số cho HBTs. Hình4a, cho thấy GP số lượng lớn và SOI MOSFETs từ xưởng đúc khác nhau biểu hiện đáng kể fT-ID đặc tính tương tự mà quy mô gần như lý tưởng từ một nút công nghệ khác [4], [33].Lưu ýrằng, lần đầu tiên, không có cải thiện trong giá trị fT cao điểm giữaGP 90nm và 65nm LP n- MOSFETs vì độ dài cổng vật lý thực tếgiống nhau.Ngược lại, như minh họa trong hình.4b, fT cao điểmhiện tại mật độ HBTs SiGe tăng trong mỗi thế hệ mới [34], và cácxu hướng điều kiện tối ưu cho HBT-mạch phải được xem xét lại, thường tăng trong các nút mới hoặc ở tần số cao hơn. GVHD: TS.Nguyễn Quang Tuấn Thiết kế mạch tích hợp Học Viên :Bùi Văn Nhất Lớp CH 19 KTDT Trang 4 Cuối cùng, điện áp đo được bên trong được vẽ trong hình.5 sovới mật độ hiện tại - chứ không phải là so với điện áp cổng hiệuquả - cho n-MOSFETs qua các nút công nghệ và độ dài cổngkhác nhau trong nút LP 65nm.Những kết quả này cho thấy 90nmGP MOSFETs có được điện áp cao hơn so với các MOSFETs130nm cho tất cả các độ dài cổng, và ngưỡng mà điện áp cao(HVT) 65nm LP thiết bị có được ít hơn những người ngưỡng điện áp thấp (LVT).Hơn nữa, một MOSFET 130nm được chế tạo trong nút LP 65nmđã đạt được cao hơn so với một thiết bị 130nm chế tạo trong nút130nm. Tăng chiều dài cửa quá 2 × LMIN không đem lại cải thiện hiệu suất tương tự với suy thoái nghiêm trọng của hiệu suất HF[35]. Trớ trêu thay, MOSFETs GP LVT 90nm có hiệu suất tương tự tốt hơn và tiêu tan ít năng lượng hơn so với 65nm MOSFETsLP. 4.Cuộn cảm, biến áp và ăng-ten Tương tự như với MOSFET và HBTs, các thành phần thụ độngnhư ăng-ten, cảm ứng và máy biến áp cũng theo định luật Moore.Ví dụ, (1) cho thấy rằng khi điện dẫn đường kính d, davgđường kính trung bình, kim loại chiều rộng W, và khoảng cáchquanh co liên [36] là giảm các yếu tố rộng S, điện cảm giảmtương ứng.Nó cũng có thể được hiển thị điện dung ký sinh để giảm mặt đất bởi S2 và tăng tần số cộng hưởng (SRF) và tần số cao điểm Q (PQF) S lần trong khi Q cao điểm vẫn là chủ yếu không thay đổi. Điều này cho thấy rằng người ta có thể tiếp tụcsử dụng các cuộn cảm gộp và biến áp tại các tần số sóng mm và do đó tận dụng lợi thế của cách tự nhiên và kinh tế nhất để thu nhỏ kích thước mm-sóng silicon IC xa vượt ra ngoài những gì đã được thực hiện với đường dây truyền tải, phân phối baluns và bộ chia điện [1], [9], [15]. GVHD: TS.Nguyễn Quang Tuấn Thiết kế mạch tích hợp Học Viên :Bùi Văn Nhất Lớp CH 19 KTDT Trang 5 Hình 4.a) Đo fT so với tiêu hao mật độ hiện nay cho mỗi đơn vịchiều rộng cửa cho a) n- MOSFETs trong các nút công nghệ khácnhau [4] và b) đo cao điểm fT giá trị của HBTs SiGe như một chức năng của mật độ cao điểm fT cho mỗi khu vực phát hiện nay [34. GVHD: TS.Nguyễn Quang Tuấn Thiết kế mạch tích hợp Học Viên :Bùi Văn Nhất Lớp CH 19 KTDT Trang 6 Fig.5.Đạt được một điện áp bên trong) giữa các công nghệ và b)cho độ dài cửa khẩu khác nhau trong một công nghệ 65nm CMOSLP là một chức năng của mật độ cống hiện tại. Hình6 tái tạo hình ảnh chết của một ăng-ten khác biệt giữa các lưỡng cực được thiết kế cho hoạt động 160GHz chiếm ít hơn200µm x 200µm và được thúc đẩy bởi sự khác biệt-một kết thúcchuyển đổi thực hiện với một biến áp xếp chồng lên nhau theo chiều dọc.Việc đạt được mô phỏng và mất mát trở lại của ăng-ten được vẽ trong Fig.7, trong khi cấu trúc và mạch tương đương của máy biến áp, chiết xuất từ các tham số mô phỏng y ASITIC được thể hiện trong Fig.8. GVHD: TS.Nguyễn Quang Tuấn Thiết kế mạch tích hợp Học Viên :Bùi Văn Nhất Lớp CH 19 KTDT Trang 7 GVHD: TS.Nguyễn Quang Tuấn Thiết kế mạch tích hợp Học Viên :Bùi Văn Nhất Lớp CH 19 KTDT Trang 8 [28] biến áp được chế tạo như một cấu trúc thử nghiệm riêng biệt trong một kết thúc trở lại tiêu chuẩn kỹ thuật số với 6 lớp đồng.Tổn thất truyền tải của nó là khoảng 4 dB và được đo trên wafer trong khoảng 110 đến 170 GHz. Hình 9 so sánh các phép đo với các mô phỏng cho thấy thỏa thuận tốt, trong đo phân tán. Trong khi dây chuyền kim loại dày và rộng hữu ích để giảm tổn thất trongt-dòng và baluns [15], [24], [37], [38], để tăng khớp nối và làm giảm dấu chân của máy biến áp và cuộn cảm theo chiều dọc, xếp chồng lên nhau, quan trọng là theo chiều dọc vàbên là thu hẹp khoảng cách giữa các cuộn dây dưới 1 micromet.Điều này là khó khăn để hoàn thành trong một quá trình với một kim loại hàng đầu nhôm dày. GVHD: TS.Nguyễn Quang Tuấn Thiết kế mạch tích hợp Học Viên :Bùi Văn Nhất Lớp CH 19 KTDT Trang 9 Cuối cùng, nên t dòng hoặc cuộn cảm được sử dụng như phù hợpvới yếu tố mm-sóng? Là máy biến áp [37] hoặc một phần tư bước sóng cổ điển Couplers và baluns hiệu quả nhất các thành phần duy nhất kết thúc-to-khác biệt giữa các chuyển đổi trong mạchmmwave trên 60 GHz? Sự giàu có của bằng chứng thực nghiệm về điện cảm và Q mỗi bố trí diện tích, kích thước mạch và mạch hiệu suất [1], [15] - [18], [19] - [21], [24], [27] - [28], [37] - [38], tất cả các điểm đến một thực tế rằng, cũng giống như ở tần số thấp hơn, cảm ứng gộp và máy biến áp dẫn đến giảm chết kích thước với hiệu suất tương đương hoặc tốt hơn mạch tổng thể. 5 Thiết kế dòng chảy cho mm-sóng siliconIC: So với dòng chảy thiết kế tương tự và RF, dòng chảy thiết kế chomm-sóng IC phức tạp bởi sự cần thiết để mô hình tất cả các mảnh của dây kết nối lâu hơn 15 .. 20µm như là một đường dây truyền tải phân phối. Một cách hiệu quả để có các mô hình là nỗ lực để bao gồm tất cả các kết nối dẫn đến và đi từmột inductor trong điện dẫn riêng của mình và để trích xuất các mạch 2pi tương đương với toàn bộ bằng cách sử dụng ASITIC, như trong [39]. Ở cấp độ tế bào, các mục tiêu chính là đểgiảm thiểu dấu chân hợp nhất các bố trí bóng bán dẫn của các cặp khác biệt và quadstrộn và do đó thu nhỏ chiều dài và điện dung ký sinh của dây kết nối địa phương. chính xác khai thác parasitics RC ở cấp độ tế bào bố trí (tức làinterdigitated bóng bán dẫn hoặc varactor tế bào, tế bào cascode, cặp khác biệt giữa các tế bào, tế bào quad chuyển đổi, crosscoupled đôi tế bào, vv) là rất quan trọng cho các mô hình chính xác trong những quan trọng tăng và suy thoái con số tiếng ồn trong các mạch với MOSFETskích thước nano. Các MOSFET parasitics series nổi tiếng là bị suy thoái do tiếp xúc bố trí và thông qua sức đề kháng. Điều này được minh họa trong hình. 10, đạt đượccủa giai đoạn 3 90GHz cascode bộ khuếch đại được thực hiện trong CMOS 65nm LP[4] được giảm từ 15 dB 8 dB, và con số tiếng ồn của nó tăng từ 5 dB đến 7 dB khiparasitics. bố trí bóng bán dẫn được bao gồm trong mô phỏng. Tất cả các thành phần khác không thay đổi. Lưu ý rằng có hầu như bất kỳ sự thay đổi trongS11 (f) và S22 (f), hoặc ở trung tâm tần số của S21 (f) và NF (f) đặc điểm, cho thấy các bóng bán dẫn parasitics bố trí chủ yếu là điện trở và không dung. Bởi vì các RElớn hơn và RB [30] và nhỏ CBC / CBE tỷ lệ (tức là giảm Miller có hiệu lực) cho cùng một hiện tại, mạch thực hiện với HBTs ít nhạy cảm với parasitics bố trí hơn với MOSFETs. Dựa trên những quan sát chung, một dòng thiết kế đã được tìmthấy để làm việc tốt lên đến 160 GHz là tóm tắt dưới đây: • Tối ưu hóa các bóng bán dẫn / varactor LE chiều dài ngón tay phát hoặc chiều rộng cửa khẩu WF để cân bằng sự xuống cấp của fMAX và NFMIN do RE / RS, RB / RG và giảm thiểu CBC /CGD. Trong mạch với MOSFETs và AMOS varactors, sửa chữaWF và thay đổi NF để chứa các tác động của biến đổi dòng kênhvới WF. • Thiết kế mạch ở cấp sơ đồ mạch với RG thêm để các mô hình MOSFET kỹ thuật số. Sau đó là đủ để biến một "kỹ thuật số" vàomột mô hình tốt "RF". RS và RD thường đã được bao gồm trong mô hình kỹ thuật số. • Tối ưu hóa các bóng bán dẫn, cascode, hoặc CMOS bố trí di động biến tần thông qua sự lựa chọn thích hợp của ngăn xếp kim loại cống / thu gom và nguồn phát thải /, giám sát fMAX vàNFMIN. Các bóng bán dẫn bố trí tối ưu phụ thuộc vào cấu trúc liên kết giai đoạn: CE / CS, CB / CG, CC / CD, cascode, CMOSinv, vv. • Bao gồm chiết xuất bóng bán dẫn (RC-cascode) bố trí trong sơ đồ mạch. • Thiết kế và mô hình cảm ứng và kết nối trong ASITIC dựa trênđiện cảm mong muốn thu được từ cấp sơ đồ thiết kế với các bóng bán dẫn trích xuất và điện dung pad. GVHD: TS.Nguyễn Quang Tuấn Thiết kế mạch tích hợp Học Viên :Bùi Văn Nhất Lớp CH 19 KTDT Trang 10 • Thêm mặt đất máy bay và máy bay điện lưới kim loại và các mẫukim loại điền vào tế bào và trích xuất các bố trí của tế bào, không bao gồm cuộn cảm. • Thêm điện dẫn và các mô hình kết nối sơ đồ mạch của RC-chiết xuất tế bào. • Thêm kết nối giữa các tế bào và mô hình trong ASITIC, ADShoặc HFSS. Với phương pháp này, số lượng lặp đi lặp lại giữa bố trí và mô phỏng sơ đồ được giảm thiểu và vượt qua thành công đầu tiênvới độ chính xác ít nhất 10% được đảm bảo, ngay cả trong trường hợp không có các mô hình đúc RF cho MOSFETs và varactors. 6. Doppler radar và hoạt động hình ảnh thu phát Hình11 minh họa một sơ đồ khối chung thu phát sóng mm-thích hợp cho đa-gigabit radio, radar ACC, và các ứng dụng hình ảnhhoạt động.Sử dụng cảm ứng gộp và máy biến áp điều chỉnh vàkết hợp các yếu tố, chẳng hạn một hệ thống có thể được thực hiện trong một khu vực silicon nhỏ hơn 2 mm2 [4], [18], [28].Mảngthu lớn chia sẻ một VCO cơ bản hoặc thứ hai hài hòa và PLL,như trong hình.12, là cần thiết cho cảm biến từ xa.Đối với hoạtđộng mạnh mẽ quá nhiệt, quá trình và sự biến đổi nguồn cung cấp năng lượng, PLL nên được thực hiện với một chuỗi chia tần số tĩnh.Để thực tế, những SOCs đầu tiên phải vượt qua qua nói chuyện giữa thu phát liền kề, rò rỉ từ máy phát đến người nhậnlớn, 1 / f tiếng ồn tại MHz bù đắp từ tàu sân bay, và tản quyền lực lớn, đặc biệt là trong VCOPLL khối. Để ngăn chặn sức mạnh tản ở mức chấp nhận được, đặc biệt là trong imagers, tất cả cáckhối xây dựng sóng mm nên được hỗ trợ từ 2.5V hoặc thấp hơn nguồn cung cấp. GVHD: TS.Nguyễn Quang Tuấn Thiết kế mạch tích hợp Học Viên :Bùi Văn Nhất Lớp CH 19 KTDT Trang 11 Radar ACC đã được ứng dụng mm sóng đầu tiên để thu hút sự chú ý của các xưởng đúc công nghệ SiGe do khối lượng có tiềm năng lớn và các yêu cầu tương đối nghiêm ngặt cho công suất đầu ra và tiếng ồn giai đoạn, mà không có thể dễ dàng hài lòngtrong CMOS.Một đột phá hệ thống với máy phát riêng biệt và chết nhận được ưa thích [1], với ăng-ten đặt trên tàu hoặc trong gói. Hình13 minh họa một 5V, phát 77GHz thực hiện trong công nghệ 225GHz HBT SiGe tiêu thụ 2.8W và các tính năng VCO, bộ khuếch đại variablegain, một bộ khuếch đại quyền lực 16dBm,một bộ khuếch đại quyền lực phụ trợ, và tần số chia động [1].Chip nhận đồng bao gồm một highlinearity gấp đôi cân bằngmixer Gilbert-cell với chung cơ sở giai đoạn đầu vào RF vàbaluns t-RF và các cảng LO cho duy nhất kết thúc sự khác biệt giữa chuyển đổi. Single-chip mảng thu phát với ăng-ten trên chết,không áp dụng đối với các radar ACC, cũng được báo cáo [24].Họ yêu cầu đóng gói tinh vi để tăng được ăng-ten [24], do đó bù đắp lợi thế chi phí và lý do có ăng-ten trên chip. GVHD: TS.Nguyễn Quang Tuấn Thiết kế mạch tích hợp Học Viên :Bùi Văn Nhất Lớp CH 19 KTDT Trang 12 7. So sánh các SiGe HBT, SiGe BiCMOS và CMOS mm làn sóng xây dựng các khối IC: HBTs và MOSFETs có tương tự như tín hiệu nhỏ và các mạchtương đương với tiếng ồn tại các tần số sóng mm. Vì vậy, cùng một mạch cấu trúc liên kết và phương pháp thiết kế mạch, dựa vào mật độ dòng không đổi xu hướng chương trình tại mật độ đặc trưng hiện nay (tối thiểu NFMIN thiên vị, JOPT, fMAXcao điểm, hoặc thiên vị cao điểm fT) áp dụng đối với LNAs, Pas,VCOs và CML logic cửa được thực hiện với MOSFETs hoặcHBTs [32], [35]. Tại tần số trên 60 GHz, trở kháng đầu vào và trở kháng tiếng ồn của MOSFETs và HBTs, hoặc cascode cấu trúc liên kết với HBTs MOSFETs, mô tả (2) và (3), điện trở do cáckháng ký sinh trùng kết hợp với các cơ sở / cửa và phát nguồn /khu vực, và do kháng giảm. GVHD: TS.Nguyễn Quang Tuấn Thiết kế mạch tích hợp Học Viên :Bùi Văn Nhất Lớp CH 19 KTDT Trang 13 Trong (2) và (3), ωT và gm đã bao gồm tác động của RS hoặcRE, và có thể dễ dàng thu được từ các phép đo tần số cao hoặc mô phỏng, trong khi k là một chức năng của mức độ tương quan giữa đầu vào và đầu ra dòngtiếng ồn của các bóng bán dẫn, và thường gần đến 0,5. Hiệu ứng Miller làít nhất một phần chiếm trong (2) và (3) thông qua ωT, đặc biệt là cho các giai đoạn cascode. Ví dụ, đối với các MOSFET 65nm và HBT SiGe trong hình. 2, RS+ RG và RE + RB là 3,5 Ω và 14 Ω, tương ứng. Giả sử rằng các thiết bị này đã được kích thước cho phù hợp với tiếng ồn tại 77 GHz đến 40 Ω [21] và33 Ω [18], tương ứng, tài khoản cho điện dung pad của 20 FF và 30 FF, tương ứng. A 16 × 65nm × 1µm MOSFET sẽ là cần thiết, thiên vị cho tiếng ồn tối thiểu là 2,5 mA,với tổng số series parasitics 19 Ω, thực tế một nửa của trở kháng tiếng ồntối ưu. Tương tự như vậy, tương ứng 2 × 0.13µm × HBT 3.75µm sẽ bị sai lệch ở mức 8 mA với tổng số parasitics loạt của 15 Ω, cũng khoảng 50% tiếng ồntối ưu trở kháng. Hai ví dụ minh họa parasitics bóng bán dẫn đóng vai trò chủ yếu mm-sóng tần số, và rằng các xưởng đúc phải có khả năng kiểm soát chặt, mà phải là trường hợp trong cả hai CMOS và SiGeBiCMOS công nghệ. Trong Colpitts VCOs, trở kháng điện trở của bóng bán dẫn được bù đắp bằng cách kết nối một tụ điện cao-QMIM qua emitter-cơ sở hoặc ngã ba cổng nguồn, nâng cao sức đề khángtiêu cực và làm giảm sự đóng góp tiếng ồn giai đoạn từ parasitics điện trở[16], [20]. Tiếp theo, việc thực hiện thí điểm 77 chia tần số GHz LNAs,PAS, và VCOs thực hiện với HBT- chỉ MOS-HBT cascodesBiCMOS, và bác sĩ gia đình và các bóng bán dẫn 65nm LPCMOS 90nm sẽ được so sánh. Tất cả các mạch có nhà nước-of-the-nghệ thuật thực hiện. Các mạch SiGe- HBTđược chế tạo trong một quá trình sản xuất 0.13µm SiGeBiCMOS, cũng như trong các biến thể của quá trình này với một số hồ sơ thu HBT chia tách. Điều này cho phép vẽ một mốitương quan trực tiếp giữa việc thực hiện mạch và fT HBT vàfMAX. các SiGe HBT fT / fMAX cho công nghệ chia tách được liệt kê trong Bảng 1. Kết quả đo lường được báo cáo cho wafer 5, ngoại trừ đó chỉ ra. So sánh với CMOS là chỉ thực hiện cho LNAs [4], [21] vàVCOs [20] bởi vì tại thời điểm viết bài, không có báo cáo CMOSPas và chia tần số tĩnh hoạt động tại 80 GHz hoặc cao hơn. 7.1 Bộ khuếch đại Trong thiết kế của LNA SiGe-HBT được hiển thị trong hình.14,một cấu trúc liên kết 3 giai đoạn đã được lựa chọn, bao gồm haigiai đoạn CE theo sau là một giai đoạn cascode [18].Các giai đoạn CE cho phép 1.2-1.8V hoạt động và giảm thiểu con số tiếng ồn tổng thể của LNA, trong khi giai đoạn cascode cung cấp tăng cao hơn và là thiên vị từ một nguồn cung cấp 1,8-2.5V.Đầu vào là đồng thời tiếng ồn và trở kháng phù hợp bằng cách sửdụng các kỹ t